Acceleratore hardware condiviso per un'architettura AHt-MPSoC ibrida

R. Arun Prasath

ISBN 10: 6204664832 / ISBN 13: 9786204664835

Editore: Edizioni Sapienza, 2022

Riguardo questo articolo

nach der Bestellung gedruckt Neuware - Printed after ordering - In questo sistema, viene presentata una nuova classe di architettura AHt-MPSoC ibrida in cui gli acceleratori hardware sono condivisi tra i processori in modo tale da ridurre il costo del sistema e aumentare le prestazioni. Un nuovo schema di memoria ibrida è proposto da questo schema è valutato attraverso un'ampia simulazione per mostrare significativi miglioramenti nelle prestazioni. L'architettura MPSoC ibrida asimmetrica eterogenea consiste in una memoria statica ad accesso casuale (SRAM) e una memoria dinamica ad accesso casuale incorporata (eDRAM) in associazione all'acceleratore hardware (HWA), metodologia condivisa per determinare i compiti computazionali comuni tra i compiti concorrenti dell'applicazione. Un risultato sperimentale mostra che il consumo di potenza del sistema ibrido AHt-MPSoC proposto è stato ridotto rispetto al sistema esistente e i loro compromessi area/prestazioni sono stati valutati molto rapidamente.

Codice articolo 9786204664835

Dati bibliografici

• Titolo: Acceleratore hardware condiviso per un'architettura AHt-MPSoC ibrida
• Editore: Edizioni Sapienza
• Data di pubblicazione: 2022
• Lingua: Italiano
• ISBN 10: 6204664832
• ISBN 13: 9786204664835
• Rilegatura: Taschenbuch
• Condizione: Neu
• Dimensioni: 220 L x 150 A x 4 P (millimetri) 220 millimetri di larghezza per 150 millimetri di altezza per 4 millimetri di profondità
• Peso: 113 grammi

Descrizione articolo

Riassunto

In questo sistema, viene presentata una nuova classe di architettura AHt-MPSoC ibrida in cui gli acceleratori hardware sono condivisi tra i processori in modo tale da ridurre il costo del sistema e aumentare le prestazioni. Un nuovo schema di memoria ibrida è proposto da questo schema è valutato attraverso un'ampia simulazione per mostrare significativi miglioramenti nelle prestazioni. L'architettura MPSoC ibrida asimmetrica eterogenea consiste in una memoria statica ad accesso casuale (SRAM) e una memoria dinamica ad accesso casuale incorporata (eDRAM) in associazione all'acceleratore hardware (HWA), metodologia condivisa per determinare i compiti computazionali comuni tra i compiti concorrenti dell'applicazione. Un risultato sperimentale mostra che il consumo di potenza del sistema ibrido AHt-MPSoC proposto è stato ridotto rispetto al sistema esistente e i loro compromessi area/prestazioni sono stati valutati molto rapidamente.