Verification by Error Modeling: Using Testing Techniques in Hardware Verification
Lingua: inglese
Editore: Kluwer Academic Publishers, 2003
- Rilegato
- Usato
Da: World of Books (was SecondSale), Montgomery, IL, U.S.A.World of Books (was SecondSale)
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1. DESIGN FLOW Integrated circuit (IC) complexity is steadily increasing. ICs incorporating hundreds of millions of transistors, mega-bit memories, complicated pipelined structures, etc., are now in high demand. For example, Intel Itanium II processor contains more than 200 million transistors, including a 3 MB third level cache. A billion transistor IC was said to be ?imminently doable? by Intel fellow J. Crawford at Microprocessor Forum in October 2002 [40]. Obviously, designing such complex circuits poses real challenges to engineers. Certainly, no relief comes from the competitive marketplace, with increasing demands for a very narrow window of time (time-to-market) in engineering a ready product. Therefore, a systematic and well-structured approach to designing ICs is a must. Although there are no widely adhered standards for a design flow, most companies have their own established practices, which they follow closely for in-house design processes. In general, however, a typical product cycle includes few milestones. An idea for a new product starts usually from an - depth market analysis of customer needs. Once a window of opportunity is found, product requirements are carefully specified. Ideally, these parameters would not change during the design process. In practice, initial phases of preparing a design specification are susceptible to potential errors, as it is very difficult to grasp all the details in a complex design.…
Codice articolo 00097748347
- Titolo
- Verification by Error Modeling: Using Testing Techniques in Hardware Verification
- Autore
- Katarzyna Radecka
- Editore
- Kluwer Academic Publishers
- Anno di pubblicazione
- 2003
- Condizione
- Good
- Rilegatura
- Hardback
- Lingua
- inglese
- ISBN 10
- 1402076525
- ISBN 13
- 9781402076527
- Serie
- Libro 4 di 40: Frontiers in Electronic Testing
This book presents the basis for reusing the test vector generation and simulation for the purpose of implementation verification, to result in a significant timesaving. It brings the results in the direction of merging manufacturing test vector generation and verification.
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Recensione
From the reviews:
"This monograph presents, as its main contribution, methods to gain more confidence in verification by simulation. ... The methods presented in this book may be suitable to verify gate level circuits which may have small modifications after automatic optimization or some manual interaction." (Reiner Kolla, Zentralblatt MATH, Vol. 1049 (24), 2004)
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