System-on-Chip Test Architectures: Nanometer Design for Testability (Volume .) (Systems on Silicon, Volume .)
Lingua: inglese
Editore: Morgan Kaufmann, 2007
- Rilegato
- Nuovo
Da: GoldBooks, Denver, CO, U.S.A.GoldBooks
Venditore AbeBooks dal 15 maggio 2019
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- Titolo
- System-on-Chip Test Architectures: Nanometer Design for Testability (Volume .) (Systems on Silicon, Volume .)
- Autore
- Wang, Laung-Terng
- Editore
- Morgan Kaufmann
- Anno di pubblicazione
- 2007
- Condizione
- new
- Rilegatura
- Hardcover
- Lingua
- inglese
- ISBN 10
- 012373973X
- ISBN 13
- 9780123739735
This book is a comprehensive guide to new VLSI Testing and Design-for-Testability techniques that will allow students, researchers, DFT practitioners, and VLSI designers to master quickly System-on-Chip Test architectures, for test debug and diagnosis of digital, memory, and analog/mixed-signal designs.
KEY FEATURES
* Emphasizes VLSI Test principles and Design for Testability architectures, with numerous illustrations/examples.
* Most up-to-date coverage available, including Fault Tolerance, Low-Power Testing, Defect and Error Tolerance, Network-on-Chip (NOC) Testing, Software-Based Self-Testing, FPGA Testing, MEMS Testing, and System-In-Package (SIP) Testing, which are not yet available in any testing book.
* Covers the entire spectrum of VLSI testing and DFT architectures, from digital and analog, to memory circuits, and fault diagnosis and self-repair from digital to memory circuits.
* Discusses future nanotechnology test trends and challenges facing the nanometer design era; promising nanotechnology test techniques, including Quantum-Dots, Cellular Automata, Carbon-Nanotubes, and Hybrid Semiconductor/Nanowire/Molecular Computing.
* Practical problems at the end of each chapter for students.
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