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9780792390589 - Hierarchical Modeling for Vlsi Circuit Testing: 89 di Bhattacharya, Debashis; Hayes, John P. (14 risultati)
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Hardcover. Condizione: New. US SELLER SHIPS FAST FROM USA.
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Hierarchical Modeling for Vlsi Circuit Testing
Da: GreatBookPrices, Columbia, MD, U.S.A.
Valutazione del venditore 5 su 5 stelle
Condizione: New.
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science, 89)
Da: California Books, Miami, FL, U.S.A.
Valutazione del venditore 4 su 5 stelle
EUR 117,14
Spedizione gratuita
Spedito in U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: New.
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Hierarchical Modeling for Vlsi Circuit Testing
Da: GreatBookPrices, Columbia, MD, U.S.A.
Valutazione del venditore 5 su 5 stelle
Condizione: As New. Unread book in perfect condition.
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science, 89)
Da: Ria Christie Collections, Uxbridge, Regno Unito
Valutazione del venditore 5 su 5 stelle
EUR 114,29
Spedizione EUR 13,83
Spedito da Regno Unito a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: New. In.
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Hierarchical Modeling for Vlsi Circuit Testing
Da: GreatBookPricesUK, Woodford Green, Regno Unito
Valutazione del venditore 5 su 5 stelle
EUR 114,01
Spedizione EUR 17,31
Spedito da Regno Unito a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: New.
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Hierarchical Modeling for VLSI Circuit Testing
Da: Books Puddle, New York, NY, U.S.A.
Valutazione del venditore 4 su 5 stelle
Condizione: New. pp. 176.
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Hierarchical Modeling for VLSI Circuit Testing
Lingua: Inglese
Editore: Kluwer Academic Publishers, 1989
ISBN 10: 079239058X ISBN 13: 9780792390589
Da: Kennys Bookshop and Art Galleries Ltd., Galway, GY, Irlanda
Valutazione del venditore 5 su 5 stelle
EUR 131,49
Spedizione EUR 10,50
Spedito da Irlanda a U.S.A.Quantità: 15 disponibili
Aggiungi al carrelloCondizione: New. Series: The Springer International Series in Engineering and Computer Science. Num Pages: 160 pages, biography. BIC Classification: T; UY. Category: (P) Professional & Vocational; (UP) Postgraduate, Research & Scholarly. Dimension: 234 x 156 x 11. Weight in Grams: 940. . 1989. Hardback. . . . .
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Hierarchical Modeling for Vlsi Circuit Testing
Da: GreatBookPricesUK, Woodford Green, Regno Unito
Valutazione del venditore 5 su 5 stelle
EUR 128,30
Spedizione EUR 17,31
Spedito da Regno Unito a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: As New. Unread book in perfect condition.
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Hierarchical Modeling for VLSI Circuit Testing
Lingua: Inglese
Editore: Kluwer Academic Publishers, 1989
ISBN 10: 079239058X ISBN 13: 9780792390589
Da: Kennys Bookstore, Olney, MD, U.S.A.
Valutazione del venditore 5 su 5 stelle
Condizione: New. Series: The Springer International Series in Engineering and Computer Science. Num Pages: 160 pages, biography. BIC Classification: T; UY. Category: (P) Professional & Vocational; (UP) Postgraduate, Research & Scholarly. Dimension: 234 x 156 x 11. Weight in Grams: 940. . 1989. Hardback. . . . . Books ship from the US and Ireland.
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EUR 124,02
Spedizione EUR 48,99
Spedito da Germania a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloGebunden. Condizione: New. Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated .
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EUR 151,56
Spedizione EUR 62,13
Spedito da Germania a U.S.A.Quantità: 2 disponibili
Aggiungi al carrelloBuch. Condizione: Neu. Neuware - Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated circuit technology. It is long been recognized that the testing prob lem can be alleviated by the use of higher-level methods in which multigate modules or cells are the primitive components in test generation; however, the development of such methods has proceeded very slowly. To be acceptable, high-level approaches should be applicable to most types of digital circuits, and should provide fault coverage comparable to that of traditional, low-level methods. The fault coverage problem has, perhaps, been the most intractable, due to continued reliance in the testing industry on the single stuck-line (SSL) fault model, which is tightly bound to the gate level of abstraction. This monograph presents a novel approach to solving the foregoing problem. It is based on the systematic use of multibit vectors rather than single bits to represent logic signals, including fault signals. A circuit is viewed as a collection of high-level components such as adders, multiplexers, and registers, interconnected by n-bit buses. To match this high-level circuit model, we introduce a high-level bus fault that, in effect, replaces a large number of SSL faults and allows them to be tested in parallel. However, by reducing the bus size from n to one, we can obtain the traditional gate-level circuit and models.
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Hierarchical Modeling for VLSI Circuit Testing
Da: Biblios, Frankfurt am main, HESSE, Germania
Valutazione del venditore 4 su 5 stelle
EUR 137,56
Spedizione EUR 9,95
Spedito da Germania a U.S.A.Quantità: 4 disponibili
Aggiungi al carrelloCondizione: New. PRINT ON DEMAND pp. 176.
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Hierarchical Modeling for VLSI Circuit Testing
Da: Majestic Books, Hounslow, Regno Unito
Valutazione del venditore 4 su 5 stelle
EUR 147,09
Spedizione EUR 7,50
Spedito da Regno Unito a U.S.A.Quantità: 4 disponibili
Aggiungi al carrelloCondizione: New. Print on Demand pp. 176 52:B&W 6.14 x 9.21in or 234 x 156mm (Royal 8vo) Case Laminate on White w/Gloss Lam.
