Isbn: 9783030432423 - a pipelined multi-core machine with operating system support: hardware implementation and correctness proof: 9999 (19 risultati)
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Taschenbuch. Condizione: Neu. Druck auf Anfrage Neuware - Printed after ordering - This work is building on results from the book named 'A Pipelined Multi-core MIPS Machine: Hardware Implementation and Correctness' by M. Kovalev, S.M. Müller, and W.J. Paul, published as LNCS 9000 in 2014.It presents, at the gate level, construction and correctness proof of a multi-core machine with pipelined processors and extensive operating system support with the following features:- MIPS instruction set architecture (ISA) for application and for system programming- cache coherent memory system- store buffers in front of the data caches- interrupts and exceptions- memory management units (MMUs)- pipelined processors: the classical five-stage pipeline is extended by two pipelinestages for address translation- local interrupt controller (ICs) supporting inter-processor interrupts (IPIs)- I/O-interrupt controller and a disk.…
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Taschenbuch. Condizione: Neu. A Pipelined Multi-Core Machine with Operating System Support | Hardware Implementation and Correctness Proof | Petro Lutsyk (u. a.) | Taschenbuch | Lecture Notes in Computer Science | xv | Englisch | 2020 | Springer | EAN 9783030432423 | Verantwortliche Person für die EU: Springer Verlag GmbH, Tiergartenstr. 17, 69121 Heidelberg, juergen[dot]hartmann[at]springer[dot]com | Anbieter: preigu.…
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Taschenbuch. Condizione: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -This work is building on results from the book named 'A Pipelined Multi-core MIPS Machine: Hardware Implementation and Correctness' by M. Kovalev, S.M. Müller, and W.J. Paul, published as LNCS 9000 in 2014.It presents, at the gate level, construction and correctness proof of a multi-core machine with pipelined processors and extensive operating system support with the following features:- MIPS instruction set architecture (ISA) for application and for system programming- cache coherent memory system- store buffers in front of the data caches- interrupts and exceptions- memory management units (MMUs)- pipelined processors: the classical five-stage pipeline is extended by two pipelinestages for address translation- local interrupt controller (ICs) supporting inter-processor interrupts (IPIs)- I/O-interrupt controller and a disk 644 pp. Englisch.…
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Condizione: New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Future development based on LNCS 9000 published in 2014Monograph by well-known experts in the fieldPresents construction and correctness proof of the MIPS instruction set architecture.
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Taschenbuch. Condizione: Neu. This item is printed on demand - Print on Demand Titel. Neuware -Introductory material.- on hierarchical hardware design.- hardware library.- basic processor design.- pipelining.- cache memory systems.- interrupt mechanism.- self modification, instruction buffer and nondeterministic ISA.- memory management units.- store buffers.- multi-core processors.- advanced programmable interrupt controllers (APICs).- adding a disk.- I/O apic.Springer-Verlag KG, Sachsenplatz 4-6, 1201 Wien 644 pp. Englisch.…
