Rohit singhal (7 risultati)
Unique Chips and Systems
John, Eugene & Juan Rubio & Vojin G. Oklobdzija & Stephen W. Keckler & Tao Li & Chand John & Rabi N. Mahapatra & Rohit Singhal & Darren J. Kerbyson & Praveen Sunder Bhojwani & Nikos Pistianis & Ramadass Nagarajan & Rajagopalan Deikan & He
Lingua: Inglese
Editore: CRC Press, 2007
Serie: Computer Engineering Series, Libro 4 di 7. Libro 4 di 7 - Computer Engineering Series
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Da: Mahler Books, PFLUGERVILLE, TX, U.S.A.Mahler Books
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Hardcover. Condizione: Very Good. This book is in very good condition; no remainder marks. Appears to have been gently used. Inside pages are clean. ; Computer Engineering Series; 6.75 X 0.97 X 9.47 inches; 386 pages.
Lingua: Inglese
Editore: VDM Verlag Dr. Mueller Aktiengesellschaft & Co. KG, 2009
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Da: Books Puddle, New York, NY, U.S.A.Books Puddle
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Kartoniert / Broschiert. Condizione: New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Autor/Autorin: Singhal RohitDr. Singhal is a Senior Design Engineer, at Integrated Device Technology Inc. Dr. Choi and Dr. Mahapatra are both Associate Professors at Texas A&M University. Thi…s work resulted from Dr. Singhal s doctoral research .
Lingua: Inglese
Editore: VDM Verlag Dr. Mueller Aktiengesellschaft & Co. KG, 2009
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Condizione: New. Print on Demand pp. 132 2:B&W 6 x 9 in or 229 x 152 mm Perfect Bound on Creme w/Gloss Lam.
Lingua: Inglese
Editore: VDM Verlag Dr. Mueller Aktiengesellschaft & Co. KG, 2009
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Taschenbuch. Condizione: Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - The desire for having a smaller-faster chip that does more than ever before, has led to shrinking feature size and growing integration density. This integration has left designers grappling with increasing concerns of signal-integrity (…SI), timing- closure and power-consumption. Firstly, the shrinking feature size has resulted in greater delays. Further, the adjacent wires are now very close and cause Cross-talk to each other's signals. Traditional designs focus on protecting SI on long parallel wires. The SI designs accomodate the worst case delays of signals; while they aim to improve the worst-case delays at a circuit level using novel tricks, they are transparent to the actual data carried in the wires. Departing from this trend, this work aims to introduce an information theoretic approach to address data-integrity (DI). A novel approach for evaluating the data carrying capacity of long parallel wires is presented herein. This capacity is much greater than the data-rate achieved by SI designs. This work also proposes several practical designs with data-rate approaching this capacity.
