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hierarchical modeling vlsi circuit di bhattacharya debashis (25 risultati)
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Hardcover. Condizione: New. US SELLER SHIPS FAST FROM USA.
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science)
Da: Lucky's Textbooks, Dallas, TX, U.S.A.
Valutazione del venditore 5 su 5 stelle
EUR 102,92
EUR 3,44 per la spedizione in U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: New.
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Hierarchical Modeling for Vlsi Circuit Testing
Da: GreatBookPrices, Columbia, MD, U.S.A.
Valutazione del venditore 5 su 5 stelle
Condizione: New.
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science, 89)
Da: Lucky's Textbooks, Dallas, TX, U.S.A.
Valutazione del venditore 5 su 5 stelle
EUR 103,26
EUR 3,44 per la spedizione in U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: New.
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Hierarchical Modeling for Vlsi Circuit Testing
Da: GreatBookPricesUK, Woodford Green, Regno Unito
Valutazione del venditore 5 su 5 stelle
EUR 106,09
EUR 16,99 per la spedizione da Regno Unito a U.S.A.Quantità: Più di 20 disponibili
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science)
Da: Ria Christie Collections, Uxbridge, Regno Unito
Valutazione del venditore 5 su 5 stelle
EUR 109,84
EUR 13,57 per la spedizione da Regno Unito a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: New. In.
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Hierarchical Modeling for Vlsi Circuit Testing
Da: GreatBookPrices, Columbia, MD, U.S.A.
Valutazione del venditore 5 su 5 stelle
Condizione: As New. Unread book in perfect condition.
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science, 89)
Da: Ria Christie Collections, Uxbridge, Regno Unito
Valutazione del venditore 5 su 5 stelle
EUR 113,92
EUR 13,57 per la spedizione da Regno Unito a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: New. In.
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Hierarchical Modeling for VLSI Circuit Testing
Da: Books Puddle, New York, NY, U.S.A.
Valutazione del venditore 4 su 5 stelle
Condizione: New. pp. 176.
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Hierarchical Modeling for VLSI Circuit Testing
Da: Books Puddle, New York, NY, U.S.A.
Valutazione del venditore 4 su 5 stelle
Condizione: New. pp. 176.
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Hierarchical Modeling for Vlsi Circuit Testing
Da: GreatBookPricesUK, Woodford Green, Regno Unito
Valutazione del venditore 5 su 5 stelle
EUR 125,79
EUR 16,99 per la spedizione da Regno Unito a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: As New. Unread book in perfect condition.
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Hierarchical Modeling for VLSI Circuit Testing
Editore: Kluwer Academic Publishers, 1989
ISBN 10: 079239058X ISBN 13: 9780792390589
Lingua: Inglese
Da: Kennys Bookshop and Art Galleries Ltd., Galway, GY, Irlanda
Valutazione del venditore 5 su 5 stelle
EUR 132,39
EUR 10,50 per la spedizione da Irlanda a U.S.A.Quantità: 15 disponibili
Aggiungi al carrelloCondizione: New. Series: The Springer International Series in Engineering and Computer Science. Num Pages: 160 pages, biography. BIC Classification: T; UY. Category: (P) Professional & Vocational; (UP) Postgraduate, Research & Scholarly. Dimension: 234 x 156 x 11. Weight in Grams: 940. . 1989. Hardback. . . . .
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EUR 115,37
EUR 48,99 per la spedizione da Germania a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloGebunden. Condizione: New. Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated .
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EUR 95,80
EUR 70,00 per la spedizione da Germania a U.S.A.Quantità: 5 disponibili
Aggiungi al carrelloTaschenbuch. Condizione: Neu. Hierarchical Modeling for VLSI Circuit Testing | Debashis Bhattacharya (u. a.) | Taschenbuch | xii | Englisch | 2011 | Springer | EAN 9781461288190 | Verantwortliche Person für die EU: Springer Verlag GmbH, Tiergartenstr. 17, 69121 Heidelberg, juergen[dot]hartmann[at]springer[dot]com | Anbieter: preigu.
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Hierarchical Modeling for VLSI Circuit Testing
Editore: Kluwer Academic Publishers, 1989
ISBN 10: 079239058X ISBN 13: 9780792390589
Lingua: Inglese
Da: Kennys Bookstore, Olney, MD, U.S.A.
Valutazione del venditore 5 su 5 stelle
Condizione: New. Series: The Springer International Series in Engineering and Computer Science. Num Pages: 160 pages, biography. BIC Classification: T; UY. Category: (P) Professional & Vocational; (UP) Postgraduate, Research & Scholarly. Dimension: 234 x 156 x 11. Weight in Grams: 940. . 1989. Hardback. . . . . Books ship from the US and Ireland.
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science (89))
Da: Mispah books, Redhill, SURRE, Regno Unito
Valutazione del venditore 4 su 5 stelle
EUR 159,87
EUR 28,32 per la spedizione da Regno Unito a U.S.A.Quantità: 1 disponibili
Aggiungi al carrelloPaperback. Condizione: Like New. Like New. book.
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EUR 158,88
EUR 62,13 per la spedizione da Germania a U.S.A.Quantità: 2 disponibili
Aggiungi al carrelloBuch. Condizione: Neu. Neuware - Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated circuit technology. It is long been recognized that the testing prob lem can be alleviated by the use of higher-level methods in which multigate modules or cells are the primitive components in test generation; however, the development of such methods has proceeded very slowly. To be acceptable, high-level approaches should be applicable to most types of digital circuits, and should provide fault coverage comparable to that of traditional, low-level methods. The fault coverage problem has, perhaps, been the most intractable, due to continued reliance in the testing industry on the single stuck-line (SSL) fault model, which is tightly bound to the gate level of abstraction. This monograph presents a novel approach to solving the foregoing problem. It is based on the systematic use of multibit vectors rather than single bits to represent logic signals, including fault signals. A circuit is viewed as a collection of high-level components such as adders, multiplexers, and registers, interconnected by n-bit buses. To match this high-level circuit model, we introduce a high-level bus fault that, in effect, replaces a large number of SSL faults and allows them to be tested in parallel. However, by reducing the bus size from n to one, we can obtain the traditional gate-level circuit and models.
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Hierarchical Modeling for VLSI Circuit Testing
Da: Celler Versandantiquariat, Eicklingen, Germania
Membro dell'associazione: GIAQ
Valutazione del venditore 5 su 5 stelle
EUR 16,00
EUR 38,00 per la spedizione da Germania a U.S.A.Quantità: 1 disponibili
Aggiungi al carrelloKluwer, Boston, 1990. X, 159 pages with some graphics, hard cover----former library book in good condition- 460 Gramm.
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Hierarchical Modeling for VLSI Circuit Testing
Editore: Springer, Springer Sep 2011, 2011
ISBN 10: 1461288193 ISBN 13: 9781461288190
Lingua: Inglese
Da: BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Germania
Valutazione del venditore 5 su 5 stelle
EUR 106,99
EUR 23,00 per la spedizione da Germania a U.S.A.Quantità: 2 disponibili
Aggiungi al carrelloTaschenbuch. Condizione: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated circuit technology. It is long been recognized that the testing prob lem can be alleviated by the use of higher-level methods in which multigate modules or cells are the primitive components in test generation; however, the development of such methods has proceeded very slowly. To be acceptable, high-level approaches should be applicable to most types of digital circuits, and should provide fault coverage comparable to that of traditional, low-level methods. The fault coverage problem has, perhaps, been the most intractable, due to continued reliance in the testing industry on the single stuck-line (SSL) fault model, which is tightly bound to the gate level of abstraction. This monograph presents a novel approach to solving the foregoing problem. It is based on the systematic use of multibit vectors rather than single bits to represent logic signals, including fault signals. A circuit is viewed as a collection of high-level components such as adders, multiplexers, and registers, interconnected by n-bit buses. To match this high-level circuit model, we introduce a high-level bus fault that, in effect, replaces a large number of SSL faults and allows them to be tested in parallel. However, by reducing the bus size from n to one, we can obtain the traditional gate-level circuit and models. 176 pp. Englisch.
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EUR 92,27
EUR 48,99 per la spedizione da Germania a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloCondizione: New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated .
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Hierarchical Modeling for VLSI Circuit Testing
Da: Majestic Books, Hounslow, Regno Unito
Valutazione del venditore 4 su 5 stelle
EUR 149,37
EUR 7,36 per la spedizione da Regno Unito a U.S.A.Quantità: 4 disponibili
Aggiungi al carrelloCondizione: New. Print on Demand pp. 176 52:B&W 6.14 x 9.21in or 234 x 156mm (Royal 8vo) Case Laminate on White w/Gloss Lam.
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Hierarchical Modeling for VLSI Circuit Testing
Da: Majestic Books, Hounslow, Regno Unito
Valutazione del venditore 4 su 5 stelle
EUR 149,49
EUR 7,36 per la spedizione da Regno Unito a U.S.A.Quantità: 4 disponibili
Aggiungi al carrelloCondizione: New. Print on Demand pp. 176 49:B&W 6.14 x 9.21 in or 234 x 156 mm (Royal 8vo) Perfect Bound on White w/Gloss Lam.
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Hierarchical Modeling for VLSI Circuit Testing
Da: THE SAINT BOOKSTORE, Southport, Regno Unito
Valutazione del venditore 5 su 5 stelle
EUR 134,89
EUR 23,17 per la spedizione da Regno Unito a U.S.A.Quantità: Più di 20 disponibili
Aggiungi al carrelloHardback. Condizione: New. This item is printed on demand. New copy - Usually dispatched within 5-9 working days 970.
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Hierarchical Modeling for VLSI Circuit Testing
Da: Biblios, Frankfurt am main, HESSE, Germania
Valutazione del venditore 4 su 5 stelle
EUR 150,51
EUR 9,95 per la spedizione da Germania a U.S.A.Quantità: 4 disponibili
Aggiungi al carrelloCondizione: New. PRINT ON DEMAND pp. 176.
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Hierarchical Modeling for VLSI Circuit Testing
Da: Biblios, Frankfurt am main, HESSE, Germania
Valutazione del venditore 4 su 5 stelle
EUR 150,67
EUR 9,95 per la spedizione da Germania a U.S.A.Quantità: 4 disponibili
Aggiungi al carrelloCondizione: New. PRINT ON DEMAND pp. 176.
